CXDC65286C 3+2相 AMD SVI2 同步降压控制器
3/2/1相 VDD + 2/1/0相 VDDNB | 集成3路MOSFET驱动器 | G-NAVP™ | 0.5% DAC精度

产品版本：Rev 1.0 | 更新日期：2026年7月 | 型号：CXDC65286C | 封装：WQFN-52L（6×6mm）

嘉泰姆电子（JTM-IC）推出的 CXDC65286C 是一款高度集成的 3+2 相 PWM 控制器，全面兼容 AMD SVI2 电压调节器规范，可同时支持 CPU 核心（VDD）与 CPU 北桥部分（VDDNB）供电。芯片采用 CCRCOT（Constant Current Ripple Constant On-Time）与 G-NAVP™（Green Native Adaptive Voltage Positioning）专利拓扑，可轻松满足 AMD 各类 AVP（Adaptive Voltage Positioning，自适应电压定位）的 VDD/VDDNB 需求。通过设置误差放大器的直流增益即可方便地编程 droop，配合适当的补偿，负载瞬态响应可达到优化的 AVP 性能。CXDC65286C 集成了 3 路嵌入式 MOSFET 驱动器，VDD 支持 3/2/1 相，VDDNB 支持 2/1/0 相（可禁用），支持动态负载线与零负载线，轻载时进入单相二极管仿真模式（DEM），在不同负载条件下均可实现高达 90% 的效率。芯片内置 ADC 用于 Vout 与 Iout 遥测上报，提供 PGOOD 电源正常指示、OCP_L 过流指示及双 OCP 机制，并具备过压、欠压、负压等完整故障保护功能。CXDC65286C 采用 WQFN-52L（6×6mm） 封装，是 AMD SVI2 移动 CPU 与笔记本电脑电源方案的理想选择。

1. 产品概述与市场定位

在 AMD SVI2 移动平台中，CPU 核心（VDD）与北桥（VDDNB）供电需要高精度、快速动态响应以及灵活的负载线管理。CXDC65286C 作为一款面向 AMD SVI2 规范的 3+2 相 PWM 控制器，通过 G-NAVP™ 拓扑将有限增益峰值电流模式与 CCRCOT 恒定导通时间控制相结合，在保证高直流精度的同时实现简单直观的 AVP 设计。芯片集成了三路 MOSFET 驱动器，可直接驱动 VDD 前两相与 VDDNB 第一相的高侧与低侧功率管，减少外部元件数量并优化开关性能。

CXDC65286C 的 VDD 支持 3/2/1 相配置，VDDNB 支持 2/1/0 相配置，可通过 ISENxN 引脚在启动时编程相数，也可通过将 ISENA1N 连接至高于 VCC 的电压来禁用 VDDNB 控制器。芯片支持 动态负载线（Dynamic Load-Line）与 零负载线（Zero Load-Line），可根据平台需求灵活配置。内置 ADC 用于 Vout 与 Iout 数字遥测，并通过 SVI2 接口与处理器通信，支持 VOTF 完成指示及电压/电流编码上报。轻载时，控制器自动进入二极管仿真模式（DEM），配合智能相位管理实现全负载范围的高效率。CXDC65286C 还提供 PGOOD、OCP_L 指示以及完整的过压、欠压、负压保护，采用 WQFN-52L（6×6mm） 封装，是 AMD SVI2 移动 CPU 与笔记本电脑电源方案的高集成度单芯片解决方案。

2. 主要特点与技术亮点

• G-NAVP™ 控制模式：基于有限增益峰值电流模式与 CCRCOT 恒定导通时间控制，实现高直流精度与快速瞬态响应，负载线设计简单直观。
• 灵活相数配置：VDD 支持 3/2/1 相，VDDNB 支持 2/1/0 相（可禁用），通过 ISENxN 引脚在启动时编程，适应不同功率等级平台。
• 集成 3 路 MOSFET 驱动器：VDD 前两相与 VDDNB 第一相内置高侧与低侧栅极驱动器，可直接驱动外部功率 MOSFET，减少外围器件并优化开关性能。
• 动态负载线与零负载线：支持动态负载线（Dynamic Load-Line）与零负载线（Zero Load-Line），满足不同 AMD 平台对 AVP 的差异化需求。
• 轻载高效与 DEM：轻载时自动进入二极管仿真模式（DEM），根据负载条件优化效率，最高可达 90%。
• 内置 ADC 遥测：集成 ADC 用于 Vout 与 Iout 数字编码上报，通过 SVI2 接口与处理器通信，支持 VOTF 完成指示。
• 双 OCP 保护机制：提供 OCP_TDC（时间与电流阈值）与 OCP_SPIKE（逐周期电流阈值）双重保护，并支持 OCP_L 指示输出。
• 全面故障保护：集成过压保护（OVP）、欠压保护（UVP）、负压保护（NVP）及欠压锁定（UVLO），确保系统安全。
• 动态 VID 增强：支持动态 VID 期间的电流保持与 DVID 补偿，可提升 Dynamic VID 压摆率并调整 VOTF 完成时序。
• 过时钟偏移功能：通过 OFS/OFSA 引脚实现宽范围输出电压偏移，支持外部偏移使能与初始偏移设置。
• 快速响应（Quick Response）：检测负载瞬态并生成快速响应脉冲，迅速提升负载电流供给能力。
• 平台设置引脚：SET1 与 SET2 引脚可配置 OCP_TDC 阈值、内部斜坡幅度、OCP 触发延迟、快速响应阈值及外部偏移使能。
• 电流平衡：内部电流平衡机制通过调整每相导通时间，实现各相电流均衡与热平衡。

3. 引脚封装图

引脚封装图

CXDC65286C 采用 WQFN-52L（6×6mm） 封装，引脚布局围绕 3+2 相输出与集成驱动器精心规划：VDD 控制器具备 3 相电流检测（ISEN1P/N 至 ISEN3P/N）、电压检测（VSEN）、反馈（FB）、补偿（COMP）、电流监测（IMON）与导通时间设置（TONSET）；VDDNB 控制器具备 2 相电流检测（ISENA1P/N、ISENA2P/N）、电压检测（VSENA）、反馈（FBA）、补偿（COMPA）、电流监测（IMONA）与导通时间设置（TONSETA）。芯片同时提供 SVI2 接口（SVC、SVD、SVT）、PWROK、OCP_L、PGOOD、PGOODA、EN、VCC、PVCC、BOOT/UGATE/LGATE/PHASE（VDD 前两相及 VDDNB 首相集成驱动）以及 PWM3/PWMA2（外部驱动器接口）。所有 GND 通过底部裸露焊盘连接至大面积 PCB 地平面以实现最佳散热。

4. 极限参数与电气特性（设计参考）

5. 典型应用电路

图2. 典型应用电路

CXDC65286C 的典型应用电路包含 VDD 与 VDDNB 两路独立降压功率级：VDD 控制器配置 3 相功率级，其中前两相（PHASE1、PHASE2）由芯片集成的驱动器直接驱动上下管 MOSFET，第三相（PWM3）通过外部驱动器扩展；VDDNB 控制器配置 2 相功率级，第一相（PHASEA1）由芯片集成驱动器直接驱动，第二相（PWMA2）通过外部驱动器驱动。芯片通过 SVI2 接口（SVC/SVD/SVT）与 CPU 通信，通过 PWROK 引脚监测系统电源状态。IMON/IMONA 引脚外接 R_IMON/R_IMONA 电阻实现电流上报，TONSET/TONSETA 引脚外接 R_TON 电阻设定导通时间，OFS/OFSA 引脚外接电压实现输出电压偏移，SET1/SET2 引脚通过电阻分压配置平台参数。VDDNB 若不使用，可将 ISENA1N 接至高于 VCC 的电压禁用，并将 ISENAxP 接 VCC。

6. 工作原理与设计指导

6.1 G-NAVP™ 控制模式

CXDC65286C 采用 G-NAVP™（Green Native AVP）拓扑，基于有限增益峰值电流模式与 CCRCOT 恒定导通时间控制。当负载电流增加时，电流检测信号 V_CS 上升，稳态 COMP 电压随之上升，导致输出电压 V_VDD 下降，从而实现 AVP。误差放大器输出端添加了近直流失调消除电路，以消除有限增益峰值电流模式固有的输出失调。该拓扑兼具高直流精度与快速瞬态响应，且负载线设计简单直观。

6.2 负载线（Droop）设置

通过合理设置误差放大器增益即可轻松实现自适应电压定位（AVP）。目标输出电压为：

根据开关条件 V_COMP2 = V_CS，可求得所需的误差放大器增益：

其中 G₁ 为内部电流检测放大器增益，R_SENSE 为电流检测电阻（若未使用外部检测电阻，则为电感等效电阻），R_DROOP 为等效负载线电阻及期望的静态输出阻抗。VDDNB 控制器的负载线设置类似，仅电流检测增益系数不同（G₁ 中系数为 8/10）。

6.3 环路补偿

采用 Type-II 补偿器（一个极点、一个零点）即可实现适当补偿。补偿器的极点频率应设置为补偿输出电容 ESR 零点：

补偿器的零点应放置在开关频率的一半处，以滤除开关相关噪声：

6.4 导通时间（TON）设置

通过在 V_IN 与 TONSET 之间连接电阻 R_TON 设定 UGATE 导通时间。当 0.5V ≤ V_DAC < 1.8V 时：

当 V_DAC ≥ 1.8V 时，采用伪恒定频率技术修改导通时间方程：

VDDNB 控制器的 TON 设置通过 TONSETA 引脚实现，方程类似。

6.5 电流检测设置

CXDC65286C 采用连续电感电流检测，支持电流检测电阻或电感 DCR 检测。使用电感 DCR 可实现更高效率，需满足：

相电流 I_L 与检测电流 I_SENXN 的比例由等效检测电阻 R_CSX 与电感 DCR_L 决定：

R_CSX 推荐值为 500Ω 至 1.2kΩ。考虑到电感容差，R_X 需在板上根据瞬态电压调整。

6.6 每相过流保护（PHOCP）

每相过流保护通过比较检测电流与 PHOCP 阈值电流实现，R_CSX 决定 PHOCP 阈值：

触发后，控制器将关断所有高侧/低侧 MOSFET 以保护 CPU。

6.7 双 OCP 机制

CXDC65286C 具备双 OCP 机制：OCP_TDC 为时间与电流阈值，当平均输出电流超过 TDC 一定百分比并持续触发延迟时间后动作；OCP_SPIKE 为逐周期电流阈值，当输出电流超过 IDD_SPIKE 一定百分比时触发。任一机制触发后，控制器拉低 OCP_L 并延迟动作。用户可通过 R_IMON 设置 OCP_SPIKE 阈值，并通过 SET1 引脚设置 OCP_TDC 阈值（参考 OCP_SPIKE 的百分比）。

6.8 过压、负压与欠压保护

• 过压保护（OVP）：当 VID < 0.9V 时，VSEN 超过 0.9V + 325mV 触发 OVP 并锁存；当 VID > 0.9V 时，VSEN 超过内部基准 325mV 触发。触发后 VDD 控制器导通低侧 MOSFET、关断高侧 MOSFET，另一路进入软关断序列。1μs 延迟用于防误触发。
• 负压保护（NVP）：OVP 锁存期间，若 VSEN 低于 0V，NVP 触发并关断所有低侧 MOSFET，高侧保持关断；若输出电压回升至 0V 以上，OVP 锁存重新导通低侧 MOSFET。NVP 仅在 OVP 触发后有效。
• 欠压保护（UVP）：若 VSEN 低于内部基准 500mV，触发 UVP 锁存并关断高侧与低侧 MOSFET，另一路进入软关断序列。3μs 延迟用于防误触发。
• 欠压锁定（UVLO）：当 VCC 低于 POR 阈值时触发 UVLO，强制关断所有高侧与低侧 MOSFET。3μs 延迟用于防误触发。

6.9 SVI2 接口与工作模式

CXDC65286C 遵循 AMD SVI2 协议，通过 SVC、SVD、SVT 三线总线与处理器通信。SVI2 接口支持 20MHz 高速模式，SVD 数据包包含 Start 信号、三个数据字节及 Stop 信号。芯片接收 SVID 码后解码并执行命令，同时可采样并上报 VDD 与 VDDNB 域的电压和电流遥测。VDD 与 VDDNB 控制器默认工作于 CCM 模式，根据 PSI 命令可在 DEM 与 CCM 之间切换，支持多相全相、相位削减和单相 DEM 等模式。

6.10 差分远端检测设置

VDD 与 VDDNB 控制器具备差分远端检测输入，可消除 PCB 走线、处理器内部电源路径及插座接触电阻引起的电压降。将 RGND 连接至 VSS_SENSE，FB 通过电阻连接至 VDD_SENSE，FBA 通过电阻连接至 VDDNB_SENSE，VSS_SENSE 以独立走线连接至 RGND。精密基准电压以 RGND 为参考，实现精确远端检测。

6.11 SET1 与 SET2 引脚设置

SET1 引脚用于设置 VDD 与 VDDNB 控制器的 OCP_TDC 阈值及内部斜坡幅度（RSET/RSETA）；SET2 引脚用于设置 OCP 触发延迟时间、快速响应阈值及外部偏移使能。平台设计者通过电阻分压在这些引脚上设定电压，ADC 在上电后仅监测并解码一次。

6.12 VDDNB 控制器禁用

CXDC65286C 支持 VDDNB 控制器禁用功能。通过将 ISENA1N 连接至高于 VCC 的电压，可关闭 VDDNB 控制器。当 VDDNB 控制器被禁用时，所有与 VDDNB 相关的 SVID 命令将被拒绝。如果不使用 VDDNB 控制器，建议将 ISENAxP 连接至 VCC，并将 PWMx 悬空。这一特性使 CXDC65286C 能够灵活适应仅需核心供电的简化平台设计。

7. 基于 CXDC65286C 的 AMD 移动平台核心供电设计实例

设计目标：一款 AMD SVI2 移动平台笔记本，为 CPU 核心（VDD，3 相）与北桥（VDDNB，2 相）供电，输入电压 12V，VDD 最大输出电流 90A，VDDNB 最大输出电流 40A，开关频率约 500kHz。

• 系统配置：选用 CXDC65286C，VDD 配置 3 相功率级（前两相使用集成驱动器，第三相使用外部驱动器），VDDNB 配置 2 相功率级（第一相使用集成驱动器，第二相使用外部驱动器）。电感 0.68μH，DCR 电流检测网络 R_X=1kΩ、C_X=0.1μF。IBIAS 引脚外接 100kΩ 1% 电阻，V064 引脚外接 0.47μF 电容。
• 参数设置：通过 SET1 引脚设置 OCP_TDC 阈值与斜坡幅度，通过 SET2 引脚设置 OCP 触发延迟与快速响应阈值。TONSET 外接 R_TON 电阻设定导通时间，IMON/IMONA 外接 R_IMON/R_IMONA 电阻设定电流监测输出。通过 ISENxN 引脚配置 VDD 为 3 相、VDDNB 为 2 相。
• 上电过程：VCC > 4.2V 且 PVCC > 3.85V 后 POR 置高，等待 EN 命令。EN > 2V 后芯片进入启动序列，VDD 与 VDDNB 以 3mV/μs 软启动压摆率升至 Boot VID（由 SVC/SVD 在上电时决定）。输出电压进入调节范围后 PGOOD/PGOODA 置高，PWROK 置高后 SVI2 接口开始运行。
• 动态 VID 与快速响应：动态 VID 事件期间，控制器保持电感电流以维持负载线。快速响应功能检测负载瞬态并生成快速响应脉冲，脉宽与 t_ON 相近，所有活动相同时被快速响应脉冲覆盖，迅速提升负载电流供给。
• 保护配置：使能 OVP、UVP、NVP、UVLO 及双 OCP，每相 OCP 阈值通过 R_CSX 设定，OCP_SPIKE 阈值通过 R_IMON 设定，OCP_TDC 阈值通过 SET1 引脚设定。
• PCB 布局：功率回路尽可能短，电流检测采用差分 Kelvin 连接，SW 节点面积最小化，AGND/PGND 单点连接于裸露焊盘，散热焊盘多过孔散热。VCC 与 PVCC 去耦电容紧靠芯片放置，BOOT 自举电容靠近 BTST 与 PHASE 引脚。

8. PCB 布局建议

• 功率回路最小化：输入电容、上下管 MOSFET 与电感紧密布局，减少寄生电感和电阻。SW 节点面积尽可能小以降低 EMI。
• 电流检测 Kelvin 连接：ISENxP/ISENxN 与 ISENAxP/ISENAxN 从电感 DCR 网络两端直接引出差分走线，避免大电流路径干扰；R_X 建议采用两个 0603 电阻串联以提升电流遥测精度，C_X 建议 0.1μF X7R/0603。
• IMON 与 V064 网络：IMON/IMONA 引脚外接 R_IMON/R_IMONA 电阻，V064 引脚外接 0.47μF 去耦电容；IBIAS 引脚仅能连接 100kΩ 1% 电阻至 GND。
• SET1/SET2 网络：SET1/SET2 引脚通过电阻分压设定电压，走线远离功率噪声源；ADC 解码后引脚会产生 40μA 电流，需注意分压电阻取值。
• 地线分割：PGND（功率地）与 AGND（模拟地）分开，在裸露焊盘处单点连接。VSEN/FB/COMP、ISEN、IMON、TONSET 等敏感信号以 AGND 为参考。
• 散热设计：裸露焊盘必须焊接至大面积地平面，多过孔散热。根据热设计公式 P_D(MAX) = (T_J(MAX) - T_A) / θ_JA，WQFN-52L 6×6 封装 θ_JA=26.5°C/W，T_A=25°C 时最大功耗约 3.77W。
• 自举电容：BOOT 与 PHASE 之间的自举电容（典型 0.1μF）紧靠芯片放置，走线短而宽。
• SVI2 走线：SVC/SVD/SVT 走线远离功率噪声源，PWROK 引脚按系统电源状态正确连接。

9. 订购信息与技术支持

CXDC65286C 采用 WQFN-52L（6×6mm，W-Type） 封装，无铅、RoHS 合规且无卤素，符合 IPC/JEDEC J-STD-020 现行要求。嘉泰姆电子提供工程样品、量产芯片及全面的技术支持，包括评估板、参考设计、平台配置工具和 FAE 现场支持。