CXDC65281FE 三路输出 AMD SVI3 同步降压控制器
4/3/2/1相 + 1相 + 1相 | G-NAVP™ | AQR快速响应 | 0.5% DAC精度

产品版本：Rev 1.0 | 更新日期：2026年7月 | 型号：CXDC65281FE | 封装：WQFN-60L（7×7mm）

嘉泰姆电子（JTM-IC）推出的 CXDC65281FE 是一款高度集成的 三路输出同步降压控制器，全面兼容 AMD SVI3（Rev 1.01） 规范，专为 AMD CPU/GPU 核心供电的 AVP（Adaptive Voltage Positioning，自适应电压定位）降压转换器设计。芯片采用专利的 G-NAVP™（Green Native Adaptive Voltage Positioning）拓扑，结合有限直流增益误差放大器与电流模式控制，可轻松设定 droop 以满足 AMD 平台各类 AVP 需求。基于 G-NAVP™ 架构，CXDC65281FE 集成新一代 AQR（Adaptive Quick Response）自适应快速响应机制，在负载瞬态期间优化 AVP 性能并显著减少输出电容用量。芯片支持 4/3/2/1 相（Rail A）+ 1 相（Rail B）+ 1 相（Rail C） 灵活配置，内置高精度 ADC 用于遥测上报，并配备 NVM 非易失存储器保存输出电流档位、自动相位增减阈值、开关频率、过流阈值及 AQR 触发电平，是台式机、笔记本与高性能计算平台电源方案的理想选择。

1. 产品概述与市场定位

随着 AMD Ryzen 与 EPYC 平台对核心供电精度、瞬态响应和能效要求的不断提升，传统多相降压控制器已难以同时兼顾高精度 AVP、快速动态响应与低输出电容需求。CXDC65281FE 作为一款面向 AMD SVI3 规范的三路输出同步降压控制器，通过 G-NAVP™ 拓扑将电流模式控制与有限直流增益误差放大器相结合，在保证高直流精度的同时，实现了简单直观的负载线（Load-line）设计。

芯片的 三路独立输出架构可灵活配置为 Rail A（4/3/2/1 相）、Rail B（1 相）和 Rail C（1 相），全面覆盖 CPU 核心、SoC 及核显等不同供电域的电压需求。每路输出均提供独立的使能（PWREN）、电源正常指示（PWRGD）与温度检测（TSEN），并支持通过 I²C 接口进行在线配置与状态回读。内置的 NVM 允许客户将自定义配置（输出电流刻度、自动相位增减阈值、开关频率、过流阈值、AQR 触发电平）固化存储，简化量产流程。CXDC65281FE 采用 WQFN-60L（7×7mm） 封装，配合 0.5% DAC 精度与差分远端电压检测，为 AMD 核心供电提供高可靠、高集成度的单芯片解决方案。

2. 主要特点与技术亮点

• G-NAVP™ 控制模式：基于有限直流增益误差放大器的电流模式恒定导通时间控制，配合直流失调消除技术，实现高直流精度与快速瞬态响应，负载线设计简单直观。
• AQR 自适应快速响应：检测负载上升沿并允许所有 PWM 同时导通，PWM 脉宽随负载电平自适应，有效优化瞬态性能并减少输出电容。
• 灵活相数配置：Rail A 支持 4/3/2/1 相，通过 ISENxP 引脚上拉至 VCC 编程最大相数；Rail B 与 Rail C 各支持 1 相，适用于辅助供电域。
• 高精度电压与电流监测：内置高精度 ADC 支持输出电压、输出电流、温度、输入功率上报，配合 SVI3 遥测协议实现系统级电源管理。
• 全面保护功能：集成过压（OV）、欠压（UV）、过流（OC）及欠压锁定（UVLO）保护，支持保护上报与保护禁用，每路输出独立 PWRGD 指示。
• NVM 自定义配置：可存储输出电流刻度、自动相位增减阈值、开关频率、过流阈值、AQR 触发电平、负载线设置、电压偏移及固定 VID 等参数。
• 轻载高效与低噪声：轻载时进入二极管仿真模式（DEM），配合自动相位增减实现全负载范围高效；声学噪声抑制功能有效降低 MLCC 压电效应引起的可听噪声。
• VOTF 增强与零负载线：支持电压随动（VOTF）增强与零负载线（Zero Load-line）应用，配合 AC-droop 控制有效抑制负载瞬态回冲与过冲。
• 智能相位管理（SPM）：自动相位增减功能满足 SVI3 协议要求，支持 FORCE_PSI7 与 IGNORE_PSI7 寄存器控制，提升轻载效率。
• 焊接良好检测：通过 CONFIG 引脚电压实现焊接检测，提升生产良率与可靠性。

3. 引脚封装图

引脚封装图

CXDC65281FE 采用 WQFN-60L（7×7mm） 封装，引脚布局围绕三路输出精心规划：Rail A 的电流检测（ISEN1N/P_A 至 ISEN4N/P_A）、PWM 输出（PWM1_A 至 PWM4_A）、误差放大器（COMP_A、FB_A）与差分远端检测（VSEN_A、RGND_A）集中布置；Rail B 与 Rail C 各自具备独立的电流检测、PWM 输出、误差放大器与远端检测引脚。芯片同时提供 SVI3 接口（SVC、SVD、SVTI、SVTO、RESET_L）、I²C 接口（SCL、SDA）、温度检测（TSEN_A/B/C）、系统输入功率监测（PSYS）、IMON 电流监测输出（IMON_A/B/C）以及 VREF06 基准输出。所有 GND 通过底部裸露焊盘连接至大面积 PCB 地平面以实现最佳散热。

4. 极限参数与电气特性（设计参考）

5. 典型应用电路

图2. 典型应用电路

CXDC65281FE 的典型应用电路（Platform: FP7-45W）包含三路独立降压功率级：Rail A 配置 4 相功率级，每相由外部驱动器驱动上下管 MOSFET，配合电感（典型 0.36μH）与 DCR 电流检测网络（R_X1/R_X2、C_X）实现逐相电流采样；Rail B 与 Rail C 各配置 1 相功率级，分别服务于 SoC 与核显供电域。芯片通过 SVI3 接口（SVC/SVD/SVTI/SVTO）与 CPU 通信，通过 I²C 接口（SCL/SDA）进行配置与遥测回读。IMON_A/B/C 引脚外接 R_IMON 与 NTC 网络实现电流上报与温度补偿，TSEN_A/B/C 外接 NTC 热敏电阻实现温度监测，PSYS 引脚外接 R_PSYS 电阻实现系统输入功率监测。

6. 工作原理与设计指导

6.1 G-NAVP™ 控制模式

CXDC65281FE 采用 G-NAVP™（Green Native AVP）拓扑，该拓扑源自电流模式恒定导通时间控制，结合误差放大器有限直流增益与直流失调消除技术。当检测到的电流信号达到检测到的电压信号时，芯片产生 PWM 脉冲以实现环路调制。在负载瞬态期间，COMP 信号随负载电流增加而上升，迫使 PWM 提前并密集导通；当电感电流达到负载电流后，COMP 进入新的稳态，输出电压降至对应更低的稳态值，从而实现输出电压随负载电流成比例下降的负载线特性。该拓扑兼具高直流精度与快速瞬态响应，且负载线设计简单直观。

6.2 SVI3 与 I²C 接口/控制逻辑

SVI3 接口负责与 CPU/GPU 之间的 SVI3 信号收发，I²C 接口负责与 SMBus 之间的通信。控制逻辑执行读/写/复位寄存器、VID/地址包、电源状态切换及遥测请求等命令，并将相关信号送至 VR 控制。配置寄存器分为功能设置寄存器与 CPU/GPU 要求寄存器两类，所有关键参数均可通过 NVM 固化存储。

6.3 电流检测与负载线设置

CXDC65281FE 支持两种电流检测机制：电感 DCR 电流检测与 智能功率级（SPS）电流检测。DCR 检测通过外部低通滤波器（R_X1//R_EQ 与 C_X）重建电流信号，滤波器时间常数应匹配电感时间常数 L/DCR。所有相电流信号汇集至 IMON 引脚，经 R_{IMON_EQ} 转换为电压信号 V_IMON-V_VREF，用于输出电流遥测、负载线环路控制与总过流保护。

负载线 R_LL 由电流环路增益与电压环路增益之比决定，可通过电流增益 A_i 与误差放大器增益 R_EA2/R_EA1 编程。Rail A 的 A_i 可选 0.125 至 1.00 共 8 档，Rail B/C 的 A_i 可选 0.125 至 1.00 共 8 档，配合 AEAGM 比率（2/3 或 1）实现灵活的负载线调节。

6.4 AQR 与 ANTI-OVS

AQR（Adaptive Quick Response）检测负载上升沿并允许所有 PWM 同时导通，PWM 脉宽随负载电平自适应调整；Fixed QR 则采用固定脉宽。AQR 触发阈值可通过 NVM 寄存器编程，初始阈值可按 Starting Trigger Threshold = -4μ × dVSEN/dt 估算，并需大于稳态输出纹波下降压摆率与过冲下降压摆率以避免误触发。ANTI-OVS 防过冲功能检测负载下降沿并强制所有 PWM 进入三态，直至检测到零电流，通过体二极管正向压降加速电感电流泄放，有效抑制输出过冲。

6.5 智能相位管理（SPM）

当 CPU 发送 PSI7 命令时，VR 进入 SPM 模式，控制器通过比较 V_IMON 与 SPM_2PH_TH、SPM_3PH_TH、SPM_4PH_TH 阈值决定工作相数。增相无延迟，减相存在迟滞（SPM_DROP_HYS_TH）与延迟时间。当 V_IMON 低于相应阈值减迟滞时，控制器降至更低相数运行，并在电感电流低于零电流检测阈值时自动进入二极管仿真模式（DEM）。此外，VOTF 上升、VOTF 下降（未使能衰减模式）、AQR/Fixed QR 触发及 Force_PSI0 使能四个事件均可强制全相运行。

6.6 VOTF 补偿

在 VOTF 瞬态期间，输出电容充电需要额外电流，近似等于 VOTF 压摆率与输出电容之积。对于 droop 系统，该额外充电电流会引起额外电压跌落，导致输出电压无法在规定时间内达到目标。CXDC65281FE 通过内部电流 I_{VOTF_LIFT} 从 FB 引脚抽取，产生 VOTF 补偿 I_{DVID_LIFT} × R_EA1。补偿幅度可通过 R_EA1 调整，并可根据 VOTF 压摆率档位自动调节。

6.7 保护机制

• 过压保护（OVP）：OVP 阈值与 VID 联动，VID=0V 时屏蔽；触发后 PWRGD 拉低，所有 PWM 强制为低以导通下管，60μs 后 VID 以慢压摆率降至 0V。
• 欠压保护（UVP）：UVP 阈值与 VID 联动，触发后 PWRGD 拉低，所有 PWM 进入三态关断上下管；VOTF 期间及 VID 稳定后 80μs 内屏蔽。
• 过流保护（OCP）：支持两级保护——OCP 警告（OCP_WARN）与 OCP 故障（OCP_FAULT）。警告条件不影响控制器行为，故障条件锁存 OCP_L 与 FAULT_STATUS，需通过 PWREN 翻转或 VCC 重新上电清除。
• 过温保护（OTP）：TSEN 引脚支持 NTC 热敏电阻或 SPS TMON 输出，温度数据每 700μs 更新，5.6ms 平均。VRHOT 阈值可通过 SVI3 寄存器配置。

7. 基于 CXDC65281FE 的 AMD 平台核心供电设计实例

设计目标：一款高性能台式机主板，为 AMD Ryzen 处理器提供核心供电（Rail A，4 相）、SoC 供电（Rail B，1 相）与核显供电（Rail C，1 相），输入电压 12V，Rail A 最大输出电流 180A，开关频率 800kHz。

• 系统配置：选用 CXDC65281FE，Rail A 配置 4 相功率级（ 驱动器 + 上下管 MOSFET），电感 0.36μH，DCR 电流检测网络 R_X1=1kΩ、C_X=0.1μF；Rail B 与 Rail C 各配置 1 相功率级，电感 0.68μH。CONFIG 引脚外接 1% 精度电阻设定 I²C 地址，TSEN 引脚外接 100kΩ/Beta=4250 NTC 热敏电阻。
• 参数设置：通过 NVM 配置输出电流刻度（Rail A 256A）、自动相位增减阈值（SPM_2PH_TH/3PH_TH/4PH_TH）、开关频率 800kHz、OCP 阈值（184A）、AQR 触发电平、负载线 R_LL 及电压偏移。使能 Rail A 的 4 相运行（ISEN4P_A 上拉至 VCC 编程 3 相，ISEN3P_A 上拉编程 2 相）。
• 上电过程：系统上电后，VCC 超过 VCC_POR 后芯片开始初始化（最大 7.6ms），TVCC-EN 建议大于 8ms。PWREN 拉高后，控制器以默认压摆率升至默认电压，输出电压进入容差范围且启动斜坡完成后 5μs 内 PWRGD 置位。SVI3 接口根据 CPU 命令动态调整 VID 与电源状态。
• AQR 优化：当负载上升沿压摆率超过 AQR 触发阈值时，所有 PWM 同时导通，PWM 脉宽自适应负载电平，显著改善瞬态响应并减少输出电容用量。
• 保护配置：使能 OVP、UVP、OCP 及 OTP，Rail A OCP 阈值设为 184A，OCP 警告阈值设为 184A，故障延迟时间通过 OCP_FAULT_DELAY 配置。VOTF 期间及 VID 稳定后 80μs 内 OCP 屏蔽。
• PCB 布局：功率回路尽可能短，电流检测采用差分 Kelvin 连接，SW 节点面积最小化，AGND/PGND 单点连接于裸露焊盘，散热焊盘多过孔散热。VCC 去耦电容（4.7μF）与 RC 滤波器（2.2Ω）紧靠芯片放置。

8. PCB 布局建议

• 功率回路最小化：输入电容、上下管 MOSFET 与电感紧密布局，减少寄生电感和电阻。SW 节点面积尽可能小以降低 EMI。
• 电流检测 Kelvin 连接：ISENxP/N 从电感 DCR 网络两端直接引出差分走线，避免大电流路径干扰；R_X1 建议采用两个 0603 电阻串联以提升电流遥测精度，C_X 建议 0.1μF X7R/0603。
• IMON 与 VREF 网络：IMON 引脚外接 R_{IMON_EQ} 与 NTC 网络，NTC 建议靠近第一相电感放置以实现热补偿；VREF06 引脚外接 0.47μF 去耦电容与 3.9Ω 电阻。
• TSEN 网络：NTC 热敏电阻网络靠近 MOSFET 等发热区域放置，走线远离功率噪声源；TSEN 网络电阻精度建议优于 1%。
• 地线分割：PGND（功率地）与 AGND（模拟地）分开，在裸露焊盘处单点连接。VSEN/RGND 差分对、FB/COMP、IMON、TSEN 等敏感信号以 AGND 为参考。
• 散热设计：裸露焊盘必须焊接至大面积地平面，多过孔散热。根据热设计公式 P_D(MAX) = (T_J(MAX) - T_A) / θ_JA，WQFN-60L 7×7 封装 θ_JA=25.5°C/W，T_A=25°C 时最大功耗约 3.92W。
• VCC 去耦：VCC 引脚外接 RC 滤波器（R=2.2Ω，C=4.7μF），去耦电容紧靠 PWM 控制器放置，R_VCC 推荐 0603 尺寸。
• SVI3/I²C 走线：SVC/SVD/SVTI/SVTO 与 SCL/SDA 走线远离功率噪声源，上拉电阻按协议要求配置。

9. 订购信息与技术支持

CXDC65281FE 采用 WQFN-60L（7×7mm，W-Type） 封装，无铅、RoHS 合规，符合 IPC/JEDEC J-STD-020 现行要求。嘉泰姆电子提供工程样品、量产芯片及全面的技术支持，包括评估板、参考设计、NVM 配置工具和 FAE 现场支持。

产品订购型号中，封装类型为 WQFN-60L 7×7 W-Type，配置代码用于标识 NVM 内部寄存器设置。